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Micron Document

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Als `!IP-Core`! (von `F33f`_`[englisch`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Englische_Sprache]`_`f `*intellectual property core`*, oder auch als `!IP-Block`!) wird in der `F33f`_`[Mikroelektronik`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Mikroelektronik]`_`f ein vielfach einsetzbarer, vorgefertigter Funktionsblock eines `F33f`_`[Chipdesigns`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Chipentwurf]`_`f (im Sinne von `F33f`_`[Bauplänen`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Bauanleitung]`_`f oder `F33f`_`[Schaltungsentwurf`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Schaltungsentwurf]`_`f) in der `F33f`_`[Halbleiterindustrie`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Halbleiter]`_`f bezeichnet. Dieser enthält das `F33f`_`[geistige Eigentum`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Geistiges_Eigentum]`_`f (englisch `*intellectual property`*) des Entwicklers oder Herstellers und wird in der Regel `F33f`_`[lizenziert`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Lizenz]`_`f bzw. hinzugekauft, um es in ein eigenes Design zu integrieren.`:cite-ref-1[`F5bf`_`[1`#cite-note-1]`_`f]

>>Contents

• `F0af`_`[Geschäftsmodell`#gesch-ftsmodell]`_`f

• `F0af`_`[IP-Cores bei ASICs`#ip-cores-bei-asics]`_`f

• `F0af`_`[Soft-IP-Core`#soft-ip-core]`_`f

• `F0af`_`[Hard-IP-Core`#hard-ip-core]`_`f

• `F0af`_`[IP-Cores bei FPGAs`#ip-cores-bei-fpgas]`_`f

• `F0af`_`[Soft-Cores`#soft-cores]`_`f

• `F0af`_`[Hard-Cores`#hard-cores]`_`f

• `F0af`_`[Wirtschaft & Markt`#wirtschaft-markt]`_`f

• `F0af`_`[Open Source`#open-source]`_`f

• `F0af`_`[Siehe auch`#siehe-auch]`_`f

• `F0af`_`[Literatur`#literatur]`_`f

• `F0af`_`[Weblinks`#weblinks]`_`f

• `F0af`_`[Einzelnachweise`#einzelnachweise]`_`f

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>>Geschäftsmodell

Unternehmen wie `F33f`_`[Arm`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=ARM_Limited]`_`f und `F33f`_`[MIPS Technologies`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=MIPS_Technologies]`_`f (`F33f`_`[Prozessoren`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Prozessor]`_`f), `F33f`_`[Imagination Technologies`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Imagination_Technologies]`_`f (Grafikkerne) oder CEVA (`F33f`_`[digitale Signalprozessoren`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Digitaler_Signalprozessor]`_`f) haben sich darauf spezialisiert, Teile oder auch ganze `F33f`_`[integrierte Schaltkreise`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Integrierter_Schaltkreis]`_`f zu entwerfen und Lizenzen dieser Designs zu verkaufen. Chiphersteller erweitern die lizenzierten Kerne dann meist um zusätzliche `F33f`_`[Peripheriekomponenten`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Peripheriegerät]`_`f wie Grafikkerne, `F33f`_`[Analog-Digital-Umsetzer`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Analog-Digital-Umsetzer]`_`f sowie standardisierte Schnittstellen, um ein `F33f`_`[System-on-a-Chip`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=System-on-a-Chip]`_`f für einen spezifischen Anwendungsfall zu entwickeln. Der Lizenznehmer verringert dabei durch den Einkauf vielfach getesteter Standarddesigns sein Risiko sowie die Entwicklungszeit und vereinfacht bei der Lizenzierung von Prozessoren auch die `F33f`_`[Softwareentwicklung`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Softwareentwicklung]`_`f. Je nach Anwendungsfall können die IP-Cores dabei als `F33f`_`[ASIC`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Anwendungsspezifische_integrierte_Schaltung]`_`f gefertigt oder, bei kleineren Designs und für `F33f`_`[Prototypen`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Prototyp_(Technik)]`_`f, als `F33f`_`[Konfiguration`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Konfiguration_(Computer)]`_`f in einen `F33f`_`[FPGA`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Field_Programmable_Gate_Array]`_`f geladen werden (s. u.).

Verwandt mit dieser in `F33f`_`[Hardware`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Hardware]`_`f implementierbaren IP ist die „verification IP“. Dies sind wiederverwendbare `F33f`_`[Softwarekomponenten`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Softwarekomponente]`_`f, die zur `F33f`_`[Verifikation`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Verifikation]`_`f von Hardware und insbesondere Hardware-IP-Cores eingesetzt werden.

>>IP-Cores bei ASICs

>>>Soft-IP-Core

Ein Soft-IP-Core existiert in Form von `F33f`_`[Quellcode`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Quellcode]`_`f in einer speziellen `F33f`_`[Hardwarebeschreibungssprache`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Hardware_Description_Language]`_`f wie `F33f`_`[Verilog`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Verilog]`_`f oder `F33f`_`[VHDL`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Very_High_Speed_Integrated_Circuit_Hardware_Description_Language]`_`f.

Er kann auch als bereits vom Hersteller `F33f`_`[synthetisierte`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Synthese_(Elektrotechnik)]`_`f `F33f`_`[Netzliste`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Netzliste]`_`f, also als textuelle Beschreibung eines `F33f`_`[Schaltplanes`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Schaltplan]`_`f, vorliegen; man spricht in diesem Fall von Firm-IP-Cores. Bei `F33f`_`[kommerziellen`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Kommerziell]`_`f IP-Cores oder IP-Cores mit Verfahrensgeheimnissen kann die Netzliste auch in `F33f`_`[verschlüsselter`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Verschlüsselt]`_`f Form vorliegen.

>>>Hard-IP-Core

Ein Hard-IP-Core ist ein Block mit bereits fertiggestelltem `F33f`_`[Layout`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Layout]`_`f. Somit kann der Nutzer kaum oder keine Änderungen an der IP vornehmen und ist an einen Prozess gebunden. Zum Schutz von Verfahrensgeheimnissen erhält ein Nutzer häufig nur eine `F33f`_`[Black-Box`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Black_Box_(Systemtheorie)]`_`f-Darstellung eines gekauften Hard-IP-Cores. Der Inhalt ist dann nur der `F33f`_`[Foundry`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Foundry]`_`f bzw. einem `F33f`_`[Dienstleister`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Dienstleister]`_`f bekannt, der das Layout des Chips fertigstellt. Analoge Schaltungen sind immer als Hard-IP realisiert.

>>IP-Cores bei FPGAs

>>>Soft-Cores

Soft-Cores liegen als Quellcode oder in Form einer Netzliste vor und werden im frei programmierbaren Bereich eines FPGAs implementiert. Sie entsprechen somit der Soft-IP bei ASICs.

Ein IP-Core, der im Quellcode vorliegt, kann sowohl für FPGAs als auch für ASICs benutzt werden. Dagegen können in Form einer Netzliste vorliegende Soft-Cores nur mit einem spezifischen FPGA-Modell benutzt werden. Daher gibt es häufig IP-Core-`F33f`_`[Generatoren`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Codegenerator]`_`f, mit denen der Anwender Netzlisten für die verschiedenen FPGA-Modelle eines Herstellers generieren kann.

Typische Beispiele für Soft-Cores sind auf die jeweilige FPGA-Architektur optimierte `F33f`_`[Prozessorkerne`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Prozessorkern]`_`f, wie der `F33f`_`[Nios II`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Nios_II]`_`f von `F33f`_`[Altera`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Altera]`_`f oder der `F33f`_`[MicroBlaze`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=MicroBlaze]`_`f von `F33f`_`[Xilinx`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Xilinx]`_`f, welche samt ihren Programmen bei Bedarf in das FPGA integriert werden. Eine weitere Klasse sind Schnittstellen`F33f`_`[controller`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Mikrocontroller]`_`f für `F33f`_`[Busse`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Bus_(Datenverarbeitung)]`_`f wie `F33f`_`[SPI`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Serial_Peripheral_Interface]`_`f und `F33f`_`[I2C`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=I2C]`_`f, aber auch Controller zum Ansteuern externer `F33f`_`[DRAM`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=DRAM]`_`f-`F33f`_`[Speichermodule`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Speichermodul]`_`f.

>>>Hard-Cores

Hard-Cores sind als fertige Schaltung herstellerseitig unveränderbar in den Chip des FPGAs integriert.

Ihr Vorteil ist, dass sie weniger Chipfläche belegen und meist auch schneller arbeiten können als mit frei programmierter Logik implementierte Soft-Cores.

Nachteilig ist die Unmöglichkeit, eigene Adaptionen anzubringen oder eine `F33f`_`[Portierung`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Portierung_(Software)]`_`f (`F33f`_`[Migration`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Migration_(Informationstechnik)]`_`f) zu anderen `F33f`_`[Logikfamilien`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Logikfamilie]`_`f durchzuführen, die nicht über die meist sehr spezifischen Hard-Cores verfügen. So enthalten die meisten FPGAs dedizierte Speicherblöcke sowie fertige `F33f`_`[Multiplizierer`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Multiplizierer_(Digitaltechnik)]`_`f, welche von der Synthesesoftware bei Bedarf `F33f`_`[instanziiert`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Objekt_(Programmierung)]`_`f werden. Größere FPGAs bieten mitunter auch vollständige Prozessoren wie die `F33f`_`[PowerPC`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=PowerPC]`_`f-Cores in FPGAs der Virtex-Serie von Xilinx. Zusätzlich können Schnittstellen-Controller für komplexere Schnittstellen wie `F33f`_`[Ethernet`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Ethernet]`_`f sowie `F33f`_`[SerDes`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=SerDes]`_`f für die Implementierung von Hochgeschwindigkeits-Schnittstellen wie `F33f`_`[PCI-Express`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=PCI-Express]`_`f und `F33f`_`[S-ATA`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=S-ATA]`_`f enthalten sein.

>>Wirtschaft & Markt

IP-Bausteine werden durch auf `F33f`_`[Mikroelektronik`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Mikroelektronik]`_`f und `F33f`_`[Chipentwurf`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Chipentwurf]`_`f spezialisierte Unternehmen entwickelt und `F33f`_`[vermarktet`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Marketing]`_`f. Nach `F33f`_`[Kategorisierung`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Klassifizierung]`_`f durch die `F33f`_`[SEMI`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Semiconductor_Equipment_and_Materials_International]`_`f zählt IP zur `F33f`_`[Electronic Design Automation`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Electronic_Design_Automation]`_`f (EDA). Anbieter von IP sind meist `F33f`_`[fabless`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Fabless]`_`f.

>>>Open Source

Die 1999 gestartete Initiative OpenCores bietet verschiedene IP-Cores auf einem `F33f`_`[Repository`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Repository]`_`f zu verschiedenen `F33f`_`[OSS`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=OSS]`_`f-Lizenzen, z. B. `F33f`_`[GPL`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=GNU_General_Public_License]`_`f, an.

>>Siehe auch

• `F33f`_`[Standardzelle`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Standardzelle]`_`f

>>Literatur

Siehe auch

Chipentwurf

Mikroelektronik

und

Electronic Design Automation

>>Weblinks

• OpenCores

>>Einzelnachweise

`:cite-note-1`!1.`! `F0af`_`[↑`#cite-ref-1]`_`f Frank Kesel: FPGA Hardware-Entwurf: Schaltungs- und System-Design mit VHDL und C/C++. De Gruyter, 2018, ISBN 978-3-11-053145-9, `F33f`_`[doi`:/page/entry.mu`zim=wikipedia_de_all_nopic_2026-01.zim|entry_path=Digital_Object_Identifier]`_`f:10.1515/9783110531459 (degruyter.com [abgerufen am 29. Dezember 2022]).

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